Bilgisayar Organizasyonu içeriğine geri dön

2016 Güz Final

Bilgisayar Organizasyonu 2016 Güz Final Snav Soruları

BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ

2016–2017 ÖĞRETİM YILI GÜZ DÖNEMİ

BİL2001 BİLGİSAYAR ORGANİZASYONU DERSİ

YARIYIL SINAV SORULARI

 

02.Ocak.2017                                                                                   Sınav süresi: 90 dakika

 

(Soru)

 

Komut (instruction) formatı:

 

OPR
3-bit

OTH
2-bit

ADR
1-bit

 

6-bit’lik komut 3 kısımdan oluşmaktadır:

3-bit OPR: ALU (Aritmetik ve Mantık Birimi)’da gerçekleşecek işlemi,

2-bit OTH: ALU dışında gerçekleşecek işlemi,

1-bit ADR: Belleği (M) adresleyen yazmacı belirlemektedir. Adresleyen Rx yazmacı ile ADR ilişkisi aşağıdaki tabloda verilmiştir. Tüm alanların aldıkları ikili (binary) değerlere bağlı olarak gerçekleşen işlemler veya seçimler aşağıdaki tablolarda verilmiştir.

OTH

Gerçekleşen işlem/açıklama 

 00

R0← 0

Sıfırlama (CLR)

01

R0R0+1

Artırma (INR)

10

R1R1+1

Artırma (INR)

11

R1R0

R0’ın R1’e transferi

 

OPR

Gerçekleşen ALU işlemi/açıklama 

000

R0R0+R1

Toplama

001

R0R1

R1’in R0’a transferi

010

 

R0’ın değili

011

M[Rx]←R1

R1’in Belleğe transferi

100

R1← M[Rx]

Belleğin R1’e transferi

101

İşlem yok

110

İşlem yok

111

İşlem yok

 

ADR

Rx yazmacı

0

R0

1

R1

 

M[Rx]: Rx (R0 veya R1) yazmacı ile adreslenen bellek hücresidir.

M belleğinin w (write, yazma) ve r (read, okuma) girişleri vardır.

Tüm yazmaçlar, veri yolları ve bellek veri genişliği 4-bit’liktir.

R0 yazmacının yükleme (LD), sıfırlama (CLR) ve artırma (INR) kontrol girişleri vardır.

R1 yazmacının yükleme (LD) ve artırma (INR) kontrol girişleri vardır.

  • Verilen bilgilerden yola çıkarak sistemin blok şemasını çiziniz.
  • Veri yolunu yasarlayınız.
  • ALU’yu tasarlayınız.
  • Veri yolu ile ALU arasındaki bağlantıları gösteriniz.
  • Tüm tasarım aşamalarında gereken kontrol sinyallerini (selectionlar, w, r, yazmaçların LD, INR, CLR sinyalleri v.s.) tasarlayınız. Herhangi bir yazmacın OTH işlemini OPR işleminden daha öncelikli olduğunu kabul ederek söz konusu yazmacın kontrol sinyallerini tasarlayınız. Diğer bir deyişle CLR ve INR kontrol sinyallerini, LD kontrol sinyalinden öncelikli olmasını sağlayacak şekilde tasarlayınız. Ayrıca R1 yazmacına OTH’deki R0’in yüklenmesi işlemi OPR’deki M[Rx]’in yüklenmesi işleminden daha önceliklidir.
  •  İşlemini  R1<-M'[R]+R1' mikro işlemlerden oluşan bir program yazarak gerçekleştirmeye çalışınız.
  •